一个完整的VHDL设计应该包括：

  • 实体（entity）。主要是用于描述和外部设备的接口信号以及类属等。
  • 结构体（architecture）。用于描述系统的具体逻辑行为功能。
  • 配置（configuration）。配置用来从库中选择所需单元爱组成系统设计的不同版本。
  • 包集合（package）。包存放设计使用到的公共数据类型、常数和子程序等。
  • 库（library）。库存放已经编译的实体、构造体、包集合和配置等。

实体 ENTITY